XC7Z100-2FFG900I – integrisana kola, ugrađena, sistem na čipu (SoC)

Osnovna SoC arhitektura

Tipična arhitektura sistem na čipu sastoji se od sljedećih komponenti:
- Najmanje jedan mikrokontroler (MCU) ili mikroprocesor (MPU) ili procesor digitalnih signala (DSP), ali može postojati više procesorskih jezgara.
- Memorija može biti jedna ili više od RAM, ROM, EEPROM i fleš memorije.
- Oscilator i sklop petlje sa faznom blokadom za davanje vremenskih impulsnih signala.
- Periferni uređaji koji se sastoje od brojača i tajmera, strujnih kola.
- Interfejsi za različite standarde povezivanja kao što su USB, FireWire, Ethernet, univerzalni asinhroni primopredajnik i serijski periferni interfejsi, itd.
- ADC/DAC za konverziju između digitalnih i analognih signala.
- Krugovi za regulaciju napona i regulatori napona.
Ograničenja SoC-a

Trenutno je dizajn SoC komunikacionih arhitektura relativno zreo.Većina kompanija za proizvodnju čipova koristi SoC arhitekture za proizvodnju čipova.Međutim, kako komercijalne aplikacije nastavljaju težiti koegzistenciji i predvidljivosti instrukcija, broj jezgara integriranih u čip će nastaviti da raste, a SoC arhitekture zasnovane na magistrali će postati sve teže ispuniti rastuće zahtjeve računarstva.Glavne manifestacije ovoga su
1. loša skalabilnost.Dizajn soC sistema počinje analizom sistemskih zahteva, koja identifikuje module u hardverskom sistemu.Da bi sistem ispravno radio, pozicija svakog fizičkog modula u SoC-u na čipu je relativno fiksirana.Kada je fizički dizajn završen, moraju se izvršiti modifikacije, što može biti proces redizajniranja.S druge strane, SoC-ovi zasnovani na arhitekturi sabirnice su ograničeni u broju procesorskih jezgara koja se mogu proširiti na njih zbog inherentnog arbitražnog komunikacijskog mehanizma arhitekture sabirnice, odnosno samo jedan par procesorskih jezgara može komunicirati u isto vrijeme.
2. Sa arhitekturom magistrale zasnovanom na ekskluzivnom mehanizmu, svaki funkcionalni modul u SoC-u može komunicirati sa drugim modulima u sistemu tek kada stekne kontrolu nad magistralom.U cjelini, kada modul stekne prava arbitraže sabirnice za komunikaciju, ostali moduli u sistemu moraju čekati dok se sabirnica ne oslobodi.
3. Problem sinhronizacije jednog sata.Struktura sabirnice zahtijeva globalnu sinhronizaciju, međutim, kako veličina procesa postaje sve manja i manja, radna frekvencija brzo raste, dostižući kasnije 10 GHz, utjecaj uzrokovan kašnjenjem veze bit će toliko ozbiljan da je nemoguće dizajnirati globalno stablo sata. , a zbog ogromne mreže takta, njegova potrošnja energije će zauzeti većinu ukupne potrošnje energije čipa.